NECが32ナノのLSI多層配線を試作--45ナノノード比で漏れ電流3桁減

ニューズフロント2006年12月12日 21時30分
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 NECとNECエレクトロニクスは12月12日、32ナノメートル製造プロセスルールでLSI多層配線を試作し、基本性能を検証できたと発表した。新開発の低誘電率(Low-k)層間絶縁膜を適用することで、優れた性能と耐久性を実現したとしている。

 LSIを微細化すると配線の間隔が狭まるため、信号遅延の原因となる配線寄生容量が増大する。寄生容量を抑えられるポーラスLow-k膜(分子細孔膜)は、従来技術で32ナノメートルノードまで微細化すると、機械強度と絶縁耐性が低下してしまう。

 NECらは、プラズマ共重合法で成膜する際にポーラスLow-k膜用原料と補強分子原料の混合比率を変化させ、真空内で連続的に誘電率と膜強度を変えられる成膜技術「密度変調Low-k膜技術」を開発した。この技術はポーラスLow-k膜と高強度Low-k膜を選択的に連続形成するため、高い機械強度と密着性を両立できる。

 具体的には、高強度部分に用いる新たな膜は既存の膜と同等の比誘電率を持ち、2倍の機械強度を示した。また、真空中で膜が一括成長する結果、界面の欠陥発生を抑え、配線構造のリーク(漏れ)電流を約3桁減らした。

 さらに、NECらは、密度変調Low-k膜に対して高精度な選択微細加工ができるドライエッチング技術も開発した。これにより、32ナノメートルノードLSI向けとして50ナノメートル間隔の極微細加工を施しても、配線間リーク電流の増大がないLow-k配線構造を実現できた。

 試作した多層配線の基本性能を計測したところ、配線密度が45ナノメートルノードの約2倍あるにもかかわらず、配線寄生容量は同等の83fF/mmに抑えられた。

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