45ナノメートルへの移行に取り組むチップメーカー各社

　今後数年間はチップメーカーにとって難しい時代になりそうだ。

　半導体メーカーの計画では、2007年後半から「ムーアの法則」の次の段階となる45ナノメートルプロセスでのチップ製造が始まる。さらに2年後には32ナノメートルチップも登場しそうだ。

　こうした製造ラインで作り出されたチップは、従来の製品よりも高速で、消費電力は少なく、組み込まれるトランジスタの数は増え、製造コストは安くなる。Texas Instruments（TI）によると、同社の携帯電話用45ナノメートルチップは消費電力が40％少なく、性能は30％向上する見込みだという。したがって、消費者はバッテリ切れを気にせずにゲームをしたりテレビを観たりできるようになるだろう。

　だが、こうしたチップの製造は難しく、メーカーは現在使っている基本的な材料やプロセスを変更しなければならなくなる。失敗すれば、数四半期にわたってライバルに後れを取ることになりかねない。

　「（45ナノメートルへの移行を）少しばかり困難にしているいくつかの理由があるが、われわれは過去にも困難を克服してきた」と、TIのプロセステクノロジー担当ディレクター、Peter Rickeot氏は言う。

　ホノルルで米国時間6月15日から開催される2006 Symposium on VLSI Circuitsに、大手企業および大学の研究員たちが集まることになる。このシンポジウムは、米電気電子技術者協会（IEEE）がスポンサーについている。

　Intelはこのシンポジウムで、「Tri-Gateトランジスタ」について説明する予定だ。標準的なトランジスタでは、電子はソースから「ゲート」と呼ばれる平坦なチャネルを通ってドレインに流れる。Tri-Gateトランジスタは、箱のような形状に配置された3つのゲート--垂直のゲートが2つ、水平のゲートが1つ--を持つことが特徴だ。

　既存のゲートにはポリシリコンが使われているが、Tri-Gateトランジスタのゲートには金属層も組み込まれる見通しで、これは大きな変化だと言える。これらのトランジスタには、強化した歪みシリコン技術も使われている。全体的に見て、Tri-Gateトランジスタは現在の65ナノメートルトランジスタと比べると、同じ出力レベルで35％性能が向上する、とIntelのコンポーネンツリサーチ担当ディレクター、Mike Mayberry氏は述べている。

　IntelはTri-Gateトランジスタでプロトタイプチップを作成したが、Tri-Gateトランジスタが同社の45ナノメートルチップに使われる予定はない。「われわれは、32ナノメートルあるいは22ナノメートルのノードで、（Tri-Gateトランジスタの）採用を検討する重要な機会があると考えている」と、Mayberry氏は語った。

　Mayberry氏は、Intelの45ナノメートルチップで、ポリシリコンの代わりに金属をゲートに使うかどうかについては言及しなかった。プレーナ型トランジスタでは、ポリシリコンのゲートをメタルゲートに替えることができる。

　一方TIは、45ナノメートルプロセスによるSRAMのメモリセルを発表する予定だ。同メモリセルの面積はわずか0.24平方ミクロンで、これまで他社が発表した45ナノメートルSRAMのメモリセル試作品よりも30％程度小さい（新しい製造プロセスのテストには、SRAMセルがよく使われる）。

　TIがこれほど小さなサイズを実現できたのは、同社が液浸リソグラフィの導入を決めたからだ。液浸リソグラフィでは、シリコンウエハとレンズの間に液体がはさまれた状態で露光させて回路を形成する。同社はこのほかにも、製造プロセスにおける多くの技術を強化した。