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「ムーアの法則」の新たな延命措置となるか--インテル、チップを重ねる技術を発表

文:Tom Krazit(CNET News.com)
翻訳校正:河部恭紀(編集部)
2006年03月10日 12時59分
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 Intelは、今後10年間にわたってパフォーマンスを向上させるべく、チップを何層にも重ねる技術を採用する可能性がある。Intel Developer Forum(IDF)で同社幹部が米国時間3月9日に明らかにした。

 技術戦略ディレクターのPaolo Gargini氏は、マルチコアプロセッサ間の信号の移動距離を短縮する目的で、チップを積み重ねるための新しい研究を発表した。Intelの製造関連研究の大半と同様に、同社は、ムーアの法則の寿命延長に向けた万能薬として同アプローチの採用を決定しているわけではない。しかし、将来のチップパッケージング技術の選択肢の1つとしてこの新しい研究に注目している。

 Intelは今週、自社の4コアプロセッサに関するいくつかの詳細を初めて明らかにした。「Tigerton」「Cloverton」「Kentsfield」は、いずれも4プロセッサコアを搭載するが、その実態はマルチチップパッケージと呼ばれる手法で2基のデュアルコアチップを結合させたものだ。Intelは、このテクニックを使うことによって、4つのコアを統合したデザインよりも早くチップを市場に投入できる。だが、パッケージが複数になるということは、信号がコアをいったん出て、ダイの外を通ってもう一方のコアに流れることになり、パフォーマンスに打撃を与える。

 Intelの技術アナリストRob Willoner氏によると、いずれは、複数のパッケージを基本的に半分に折り曲げて2つのダイが直接相互接続できるようなる、と同社は考えているという。このような設計に適応する洗練された内部接続にはさらなる研究が必要だが、Intelはこの分野の研究を既に進めている。

 さらにIntelは、プロセッサ上にメモリチップを重ねる研究も進めている。このテクニックは、「Hermon」および「Manitoba」の両携帯電話用プロセッサの開発に利用されている。

 Gargini氏はまた、「Core Duo」プロセッサで新しい65ナノメートル技術が採用されているが、その一方で45ナノメートル製造技術の研究もスケジュール通りであることを重ねて強調した。2006年の第3四半期には65ナノメートルチップの出荷が90ナノメートルチップの出荷を上回り、45ナノメートルチップも2007年末には発表されると、同氏は語っている。

この記事は海外CNET Networks発のニュースを編集部が日本向けに編集したものです。海外CNET Networksの記事へ

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