インテルCEO：「ムーアの法則に限界は見あたらない」

　サンフランシスコ発--Intel最高経営責任者（CEO）のCraig Barrettは米国時間1日、チップの性能はこの先何年もムーアの法則に従って向上するとの予測を示した。　

　同氏は、この勢いがまず従来の製造プロセスの発展に合わせて続くとし、その後も別の技術が登場することでさらにチップの性能が向上していくと述べた。同氏は当地で開催中のIntel Developer Forum（IDF）での基調講演のなかでこの発言を行った。

　Barrettは、従来のチップ製造技術は最小5ナノメートルまで可能になる、との予測を示した。5ナノメートルといえば、水素原子約50個分の幅しかない。

　「5ナノメートル前後まではめどが立っている。それより小さくなると、漏れ電流が大量に発生するなどの障害が発生してくる。しかし、障害にぶつかるたびに、わが社の優秀なエンジニアは問題を克服しているようだ」（Barrett）

　lntelとコンピュータ業界全体の将来は、1枚のシリコンにどれだけ多くのトランジスタを集積していけるかによって大きく変わってくる。そして、このためにはチップの素子サイズを縮小する必要がある。

　Intelは現在、65ナノメートルプロセスで製造したプロセッサの発表準備を進めている。同社のエンジニアらが5ナノメートル製造プロセスの可能性を予想したことはこれまでにもあった。しかし経営トップによる公の場での宣言は、それよりもずっと重い意味を持つ。

　Envisioneering Assoc.のアナリスト、Peter Glaskowskyは「Barrettは5ナノメートル（製造プロセス）まで計画を進めたがっていた」と述べた。そして、コンピュータ業界の他社はそのことを加味して自社の計画を立てられるようになり、（同社の計画に）「追従するだけでよいことになる」と同氏は付け加えた。

　Barrettは、65、45、32、22ナノメートルの各製造プロセスを使って試作したトランジスタの写真を披露した。Glaskowskyによると、現在は15、10、7、5ナノメートルの各製造プロセスの実現が期待されているという。しかし、新しい製造プロセスの登場周期は、現在の2年よりも長くなるとみられていると同氏は述べた。

　従来のチップ製造プロセスにはCMOS技術が使われている。これに取って代わる技術がどんなものになるかについてはまだはっきりしていない。だが、Barrettは、さらに微細なトランジスタを製造するための代替技術として、3つの選択肢に言及した。その3つとは量子ドット、ポリマーレイヤ、そしてナノチューブ技術だ。

　ムーアの法則は、1965年にIntelの共同創業者Gordon Mooreが示した予測で、チップ上のトランジスタの数は2年で倍増する、というもの。

　「Gordonには、2015年にムーアの法則50周年を祝い、できれば2025年にも60周年を祝うつもりだ、と伝えてある」（Barrett）