「ムーアの法則」に壁--米インテル研究者が認める

　最近発表された研究論文によると、今日チップメーカー各社が一般的に「ムーアの法則」と呼んでいるチップの性能の伸びが、まもなく壁に突き当たるという。

　むろん、壁に突き当たるといっても、それは20年ほど先の話である。だが米Intelの研究者らは最近、チップメーカー各社がトランジスタのサイズ縮小に関して、壁にぶつかることを理論付ける論文を発表した。トランジスタサイズの縮小は、既存のものよりも小型で強力かつ安価なチップをつくり出す上で、チップメーカーが用いる主な方法である。

　チップメーカーは、慎重に見積もっても2018年までには、16ナノメートルプロセスでチップを製造できるようになる。しかし、その後1度や2度のプロセス改善はあるかもしれないが、それ以上は無理だろう。

　「これは、根本的な限界のようだ」と、Intelの技術戦略ディレクターでIntelフェローでもあるPaolo Garginiはいう。「Limits to Binary Logic Switch Scaling--A Gedanken Model」（バイナリ論理スイッチスケールの限界--非実際的なモデル）というタイトルのこの論文は，4人の著者が記したもので、IEEE（Institute of Electrical and Electronics Engineers）の会報の11月号に掲載された。

　研究者がトランジスタのサイズ縮小の限界を理論付けるのは、特に目新しいことではない。しかしこれが、Intelの研究者の発言だというのは珍しく、そのことがチップ設計者が現在直面している問題を尚更浮き彫りにしているといえるだろう。今日のコンピュータはサイズ、消費電力、性能などの点でますます高い要求をするようになっており、半導体メーカーは、これらの要求に応えるために、製品の設計方法を全面的に再検討せざるを得なくなり、また多くのメーカーでは研究開発と設計を一体化させるようになっている。

　こうした問題を解決することは、チップ業界全体の大きな目標だ。ムーアの法則ではチップメーカーは、チップに搭載するトランジスタの数を約2年ごとに倍増できるとされている。そして、この結果生み出される処理性能の指数関数的な伸びのおかげで、コンピュータはさらに安く、また強力になると言われている。

　こうした性能向上が今まで成し遂げられてきたのは、トランジスタのサイズ縮小に依るところが大きい。そのため、もしサイズ縮小が限界に来てしまうとすると、チップメーカーがこのサイクルを続けていくために、他の方法を見つけざるを得なくなる。

　今週台湾で「International Technology Roadmap for Semiconductors」（ITRS）が発表されると、これらの問題に関するさまざまな議論が交わされそうだ。ITRSは今後15年間の業界の課題や、大まかなスケジュールを描くもので、Semiconductor Industry Association（SIA）など複数の組織が作成している。この計画の新バージョンは、台湾で12月2日（現地時間）にリリースされる。

　Garginiによれば、それでも研究者は目の前に立ちはだかる壁を乗り越えようと、さまざまなアイデアの可能性を探り続けているという。そうしたアイデアのなかには、たとえば電子をさらに有効活用したり、あるいは単純にもっとサイズの大きなチップをつくる、といったものがある。また、そもそもムーアの法則に限界がくるという結論に対して、異議を申し立てる研究者も出てくるだろう。

　「（我々は）物理の法則に負けてはいられない」と、Garginiは笑いながら、そう付け加えた。

　チップメーカー各社が直面している問題は、トランジスタ上を流れる電子を区別することと、その流れを制御することと言える。トランジスタは、電子の発生源であるソース、ソースの目的地であるドレイン、そしてソースとドレインをつなぐチャネルを介して電子の流れを制御するゲートで構成される、極小のオン／オフ・スイッチである。ソースからドレインに流れが発生しているとき、コンピュータはそれを1と判断し、流れがないときには0と判断する。何百万にもおよぶこれらの動作が、PC内部でデータを発生させている。そのため、正確な計算結果を導くにはゲートとチャネルの厳格な制御が必要になる。

　しかし、ゲート長が5ナノメートル（nm）を下回ると、トンネリングという現象が発生し始める。この現象が起こると、電子がゲートによる制御と関係なく、容易にチャネルを通過できるようになる。その原因は、ソースとドレインが非常に接近するからだ。

　Garginiは、この現象を、登山道の中腹にある滝に例える。もし滝の向こう側が見通せな いのであれば、旅人は滝を迂回するだろう。だが、それが薄い霧の幕程度のものであれば、そこをくぐり抜けようとするはずだ。

　「そこに壁があれば、電子は予定通りのコースを選択する」と同氏は説明する。「だがトンネリングが原因で、いったんソースとドレインが十分な近さになると、ゲートに電圧がかかっていなくても、ソースからドレインに帯電される。」

　こうなると、トランジスタは基本的なデータソースとしては、信頼性に欠けるものとなる。これは、突発的な電子の伝導が約50％の確率で発生してしまうからだ。言い換えれば、ハイゼンベルグの不確定性原理が働き始める状態となり、電子の位置が正確に予測できなくなってしまうのだ。

　なお、16nmプロセスで作られたチップでは、トランジスタのゲート長は約5nmになる。

　「ゲート長を5nmより小さくできず、そのためにムーアの法則が有効でなくなるというのなら、私もその考えに同意せざるを得ない」と、AMDでプロセス技術開発のバイスプ レジデントを務めるCraig Sanderはいう。「我々は、これまでのような積極的なロードマップを必要としないアプリケーションを見つけられると思う」

　こうした微少なチップがいつ出荷されるかは、議論の分かれるところだ。理屈の上では、新しい生産プロセスが1年おきに登場することになっている。ゲート長が約37nmである90nmプロセスのチップ製造は、まだ始まったばかりだ。このまま2年周期のサイクルが続くと、2013年に16nmプロセスのチップが登場した段階で障壁に突き当たり、さらに微細化された新しいチップが2015年に登場することはない、ということになってしまう。