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ザイリンクス、Vivado Design Suite 2015.1 でシステム検証を短縮化

無償のVivado Lab Editionで高速シミュレーション フロー、インタラクティブ CDC 解析、高度な SDK システム性能解析をサポート



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ザイリンクス社 (本社 : 米国カリフォルニア州サンノゼ、NASDAQ : XLNX) は 5 月 4 日 (米国時間)、Vivado(R) Design Suite 2015.1 のリリースによって、システム検証を短縮化すると発表した。Vivado Design Suite 2015.1 を使用することで、All Programmable FPGA および SoC の開発と導入における大幅な生産性向上が可能となる。今回のリリースによりザイリンクスは、Vivado Lab Edition、高速化した Vivado シミュレータとサードパーティシミュレーション フロー、インタラクティブなクロック ドメイン クロッシング (CDC) 解析およびザイリンクス ソフトウェア開発キット (SDK) による高度なシステム性能解析機能を提供する。

■ 無償の Vivado Lab Edition
Vivado Lab Edition は、軽量なプログラミングおよびデバッグ機能を備えた Vivado Design Suite の無償版である。Lab Edition には Vivado デバイス プログラマ、Vivado ロジック アナライザー、Vivado シリアル I/O アナライザーおよびメモリ デバッグ ツールが含まれる。Vivado Lab Editionは、フル機能の Vivado Design Suite を必要としないラボ環境での使用を想定している。Vivado Lab Edition は、ファイルサイズがフル機能の Vivado Design Edition より 75 パーセント小さく、ラボのセットアップ時間とシステム メモリ要件を大幅に低減する。また、Vivado Design Suite 2015.1 では、イーサネットを介した遠隔デバッグまたはプログラミングを必要な設計チームが使用できるように、ファイルサイズがフル機能の Vivado Design Edition の 1 パーセントにも満たないスタンドアロン型のハードウェア サーバー機能も提供する。

■ Vivado シミュレータとサードパーティ シミュレーション フロー

Vivado Design Suite 2015.1 では、シミュレーション フローの高性能化も図られている。LogiCORE™ IP のコンパイル時間が従来の半分以下に短縮された結果、全体のシミュレーション性能が、従来に対して 20 パーセント高速化している。Vivado Design Suite 2015.1 には、ザイリンクスのアライアンス プログラム メンバー (Aldec 社、Cadence Design Systems 社、Mentor Graphics 社、Synopsys 社) による完全一体型のシミュレーション フローも含まれる。

Aldec 社 CEO の Stanley Hyduke (スタンレー ハイデューク) 氏は、「ザイリンクスの Vivado Tcl Store のインフラを活用することにより、われわれは今回、Riviera-PRO と Active-HDL を Vivado Design Suite に完全統合しました。このようなユニークな統合の結果、お客様にとって Vivado Design Suiteの使いやすさが大幅に向上します」と述べている。

■ インタラクティブ クロック ドメイン クロッシング (CDC) 解析
ザイリンクスはインタラクティブ CDC 解析能力を提供することで、高度な検証ポートフォリオをさらに拡張した。この機能によって、設計の早い段階で CDC 問題のデバッグが可能になるため、生産性が向上するとともにコストのかかるインシステムのデバッグ サイクルを削減することができる。CDC 解析機能は、Vivado Design Suite のインタラクティブタイミング解析とクロスプローブ機能を組み合わせることで、強力なタイミング解析とデバッグ機能を提供し、開発期間を短縮させる。

■ 高度なインシステム性能解析および検証で SDK を拡張
ザイリンクスは、Zynq(R)-7000 All Programmable SoC の開発を容易にするために、ベアメタルおよび Linux アプリケーションのシステム性能を向上させ、解析ツールボックスを拡張した。組み込みソフトウェアの開発者はザイリンクスの SDK を使うことで、プロセッサ サブシステム (PS) の主要性能指標のほか、PS、プログラマブル ロジック (PL)、外部メモリ間相互の帯域幅解析など、SoC 全体のデザインの性能および帯域幅を解析できる。この機能を簡単に使用するために、Zynq-7000 All Programmable SoC ZC702 および ZC706 評価ボード用にAXI トラフィック ジェネレーターを使用したシステム モデリング デザインが提供されている。

■ 供給体制
Vivado Design Suite 2015.1 は、ザイリンクスの 7 シリーズ FPGA、SoC および UltraScale デバイスをサポートしており、現在入手可能である。Vivado Design Suite 2015.1 は japan.xilinx.com/download からすぐにダウンロード可能である。詳細は、Vivado 2015.1 の新機能をご覧いただき、またトレーニングにサインアップしていただきたい。加えて、UltraFast設計手法と Vivado Design Suite をベースとするターゲット リファレンス デザインを利用すれば、生産性を大幅に向上できる。

■ ザイリンクスについて
ザイリンクスは、All Programmable FPGA および SoC、3D IC の世界的なリーディング プロバイダーである。業界をリードするこれらのデバイスを次世代設計環境および IP とともに提供することで、プログラマブル ロジックからプログラマブル システム インテグレーションまで、幅広いユーザー ニーズに応える。詳しい情報は、ウェブサイト japan.xilinx.com で公開している。

※ ザイリンクスの名称およびロゴ、Artix、ISE、Kintex、Spartan、Virtex、Zynq、Vivado、UltraFast、その他本プレスリリースに記載のブランド名は米国およびその他各国のザイリンクスの登録商標または商標です。その他すべての名称は、それぞれの所有者に帰属します。

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プレスリリース提供:PRTIMES リンク

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