インテル、50コア以上の「Knights Corner」開発計画を発表

　Intelは、大規模な並列プロセッサ向けの新たな「Many Integrated Core」（MIC）アーキテクチャを発表した。同社によると、業界初となる汎用の複数コアアーキテクチャだという。

　ドイツのハンブルグで開催中のInternational Supercomputing Conference 2010（ISC '10）において、Intelのバイスプレジデント兼データセンター事業部長のKirk Skaugen氏は現地時間5月31日、MICについて初めて詳細を説明し、業界向け設計および開発キット「Knights Ferry」（開発コード名）と、最初の製品となる「Knights Corner」（開発コード名）を初披露した。

　Skaugen氏によると、MICアーキテクチャは、標準のIntel Architecture（IA）であるx86のプログラミングおよびメモリモデルに、複数コアおよび「更に多数の」スレッドを組み合わせるものだという。MICは、Intelの標準開発ツールの新版を使ってプログラムされる予定で、エンジニアリング、調査、科学といった典型的な高性能コンピューティング（HPC）分野での利用が想定されている。評価版のハードウェアおよびソフトウェアは、すでに欧州原子核研究機構（CERN）で使用されている。

　MICに基づく最初のハードウェアとなるKnights Ferryは、32コアを搭載するコプロセッサ300ワットPCI Express（PCIe）カードで、これらのコアが最大1.2GHzで稼働し、1コア当たり4スレッドの計128スレッドを管理するほか、共有コヒーレントキャッシュ8Mバイトと最大2GバイトのGDDR5メモリも備える。Intelは、Knights Ferryをソフトウェア開発プラットフォームと位置づけ、これを2011年または2012年の新製品Knights Cornerにつなげることを目指している。

　Knights Ferry開発プラットフォーム内のチップには、「Larrabee」から派生した「Aubrey Isle」（開発コード名）が採用され、ピーク時で1テラFLOPS超の性能が期待される。複数コアは、100の新たなMIC専用命令を備える「Xeon 7500」アーキテクチャをベースにしている。

　Intelは声明の中で、「特定の高度並列アプリケーションは、Intel MICに移行した場合、1ワットにつき2倍以上の性能になり得る」と述べた。CERN Openlabの最高技術責任者（CTO）Sverre Jarp氏も同じ声明の中で、「馴染みのハードウェアプログラミングモデルを使って、われわれは（ベンチマーク）ソフトウェアを予想よりはるかに高速に稼働できた」と述べた。

　Knights Cornerは全く新しい製品となり、22ナノメートル（nm）で製造され50以上のコアを持つ。同製品には、IntelのLarrabeeの要素、シングルチップのクラウドコンピューティング、80コアのテラFLOPSリサーチチップに加え、同社独自のイノベーションが投入されることになる。

　Knights Ferryと違い、Knights Cornerはヘテロジニアス（コアの異種混在）にはならない予定だが、Intelは、「将来のMICコプロセッサは計算分野に応じた最適化、機能、性能を含むものになるだろう」とだけ説明するにとどめている。