アルテラ、Quartus II 開発ソフトウェア v13.1 をリリース　～コンパイル時間を最大70％短縮～

コンパイル時間の短縮と強化された高位デザインフローにより、生産性をさらに向上

アルテラは本日、アルゴリズムの最適化と並列化を大幅に改善したことで、業界先進の生産性を提供する、「Quartus(R) II 開発ソフトウェア v13.1」をリリースしたことを発表しました。

　プログラマブル・ロジック・ソリューションの世界的リーディング・カンパニーであるアルテラ・コーポレーション（本社：米国カリフォルニア州サンノゼ、社長、CEO 兼会長：ジョン・デイナ、日本法人：東京都新宿区、代表取締役社長：ハンス・チュアン、NASDAQ：ALTR　以下、アルテラ）は、米国時間 11 月 5 日 （日本時間： 11 月 6 日）、アルゴリズムの最適化と並列化を大幅に改善したことで、業界先進の生産性を提供する、「Quartus(R) II 開発ソフトウェア v13.1」をリリースしたことを発表しました。


　従来バージョン製品と比較して平均で30％、最大で70％のコンパイル時間短縮により、ソフトウェアの生産性における業界でのリーダーシップを拡大いたします。また当ソフトウェアは、今回新たなラピッド・リコンパイル機能が追加され、アルテラのStratix(R) V FPGA デザイン上で、ソースコードの小さな変更が加えられるようになりました。ラピッド・リコンパイル機能により、事前にパーティションを設定することなく、これまでのコンパイル結果を再利用できるため、性能はそのままでコンパイル時間をさらに50%短縮できます。

　アルテラのソフトウェアおよび IP プロダクト・マーケティング担当ディレクタのアレックス・グルビック（Alex Grbic）は、「Quartus II 開発ソフトウェアは、ゼロから設計された優れた実証済みソフトウェア・アーキテクチャにより、これまで、FPGA製品の各世代に併せて進化を遂げることができました。Quartus II 開発ソフトウェアの最新バージョンに新しい機能と機能拡張を施したことで、競合他社のハイエンド FPGA に比べて、コンパイル時間を平均で2倍高速化し、20％の性能優位性を実現しています」と述べています。

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　Quartus II 開発ソフトウェアの最新バージョンでは、開発ソフトウェアにおけるリーダーシップを拡張する、高レベル設計ツールへの拡張を施しています。それによってお客様は、生産性と、アルテラ・デバイスが持つ最先端の性能による恩恵を最大化できるようになります。Quartus II 開発ソフトウェア v13.1 は、Qsysシステム統合ツール、DSP Builder モデルベース・デザイン環境、およびOpenCL(TM) 向けアルテラSDKにも機能拡張をもたらしています。


・ Qsys システム統合ツールは、IP ファンクションとサブシステムを自動的に接続することで、FPGA のデザイン・サイクル全般に渡って、設計期間と労力を大幅に削減します。Qsysを使用することにより、設計者は、Avalon、ARM(R)　AMBA AXI、APB、およびAHBインタフェースを含む業界標準インタフェースを組み合わせてシームレスに統合することができ、より迅速なシステム開発が可能となります。Quartus II 開発ソフトウェア v13.1上で、Qsysは、Qsysシステムの複数同時表示を可能にするシステム可視化機能によって、これまで以上に高い生産性を提供します。この機能によって、新しい周辺機器へのコンポーネントの追加や接続などのシステム変更が、はるかに簡単になります。


・ OpenCL(TM) 向け SDK（SDK for OpenCL）は、現在製品版として提供中で、Khronos Group （クロノス・グループ）によって定義されたOpenCL規格の適合テストに合格している、業界で唯一のFPGA向けOpenCLソリューションです。当製品は、アルテラ推奨ボード・パートナー・プログラムに参加している企業のボードを活用したFPGAの設計や、アルテラ Cyclone(R) V SoC 開発ボードを使用するアルテラSoCの設計において、ソフトウェア・フレンドリーなプログラミング環境を提供します。


・ アルテラDSP Builder デザイン・ツールにより、システム開発者は高性能な固定および浮動小数点アルゴリズムを自社のデジタル信号処理（DSP）デザインに効果的に実装することができます。また、アルテラのDSP Builder　アドバンスト・ブロックセット・システムが、MathWorks社のHDL Coderに統合できるようになり、エンジニアに設計段階からより多くの選択肢と柔軟性を提供できるようになりました。さらに、高速フーリエ変換（FFT）処理の改善には、10GHzという非常に高いデータレートでのランタイムFFTおよびスーパー・サンプリングFFTの可変サイズが含まれており、それによって、この共通DSP機能の実装にかつてない性能と柔軟性を提供できるようになりました。
Quartus II 開発ソフトウェア・バージョン13.1には、アルテラが提供するクラス最高のIPコア群も含まれています。最も頻繁に使用され最高性能を実現するIPは、性能とスループットを維持しながら、レイテンシを７０%低減、リソース使用率を50％以上低減します。アルテラのIPコアは、10G、40Gおよび100Gイーサネット、および25Gから150G Interlakenもサポートしています。


Quarus II ソフトウェア v13.1 が提供する機能の詳細は、アルテラのウェブページ「Quartus II 開発ソフトウェアの新機能」をご覧ください。


価格と出荷時期
Quartus II 開発ソフトウェア v13.1 のサブスクリプション・エディションおよび無償のウェブ・エディションは、アルテラのウェブサイトから入手可能です。 アルテラのソフトウェア・サブスクリプション・プログラムは、ライセンス料とメンテナンス料を合わせて年間費用として支払うことができるように簡素化されています。 「Quartus II 開発ソフトウェア サブスクリプション契約」 には、Quartus II 開発ソフトウェア、「ModelSim(R) Altera Starter Edition」、アルテラの IP コアで最もよく利用されている IP コア（DSP 機能とメモリ）で構成される「IP Base Suite」の全ライセンスが含まれています。年間費用は、米国内販売価格 2,995 ドル（ノード・ロック PC ライセンス時）で、アルテラの eStore からご購入いただけます。
OpenCL 向け SDK の年間ソフトウェア・サブスクリプション費用は、米国内販売価格 995 ドル（ノード・ロック PC ライセンス時）です。アルテラの 「OpenCL 推奨ボード・パートナー・プログラム」および同プログラムのパートナー・メンバーに関する詳細、あるいはすべての対応ボード一覧および購入情報については、アルテラのウェブサイトの OpenCL のページをご覧ください。

アルテラ・コーポレーションについて
アルテラ・コーポレーションは、プログラマブル・ロジック・ソリューションの世界的リーディング・カンパニーです。1983 年にシリコンバレーで創業した世界で最初のファブレス企業であり、1988 年に NASDAQ に上場しました。FPGA、SoC、CPLD など、カスタム・ロジックの分野におけるテクノロジ・リーダーとして高成長を続け、顧客企業のイノベーションに貢献しています。世界各国に拠点を持ち、日本法人である日本アルテラ株式会社は 1990 年に設立されました。顧客志向のソリューションが高く評価され、日本における PLD 市場でトップシェアを維持しています。
アルテラの FPGA/CPLD、ASIC に関する詳細情報は、同社ウェブ・サイト（www.altera.co.jp）をご覧ください。Facebook、Twitter、LinkedIn、Google+、RSS でも情報提供を行っています。

・ ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE、NIOS, QUARTUS, STRATIX の製品名ならびにロゴは、アルテラ・コーポレーションの米国およびその他の国における登録商標です。商標またはサービス・マークとして記載されている製品名ならびにロゴはすべて、リンク に記載されているとおり、各所有企業に帰属します。　

プレスリリース提供：PRTIMES リンク