logo

ザイリンクス、次世代 Vivado Design Suite の一般ユーザー向けリリースを発表



ザイリンクス、次世代 Vivado Design Suite の一般ユーザー向けリリースを発表


C 言語や RTL からのデザイン インプリメンテーションを最大 4 倍高速化しながら、性能を 15% 向上


ザイリンクス社 (本社 : 米国カリフォルニア州サンノゼ、NASDAQ : XLNX) は 2012 年 7 月 26 日 (米国時間)、同社の次世代設計環境の一般ユーザー向けの最初のリリースが使用可能になったことを発表した。使用可能になった Vivado(TM) Design Suite 2012.2 は、ISE(R) Design Suite ライセンスの保証期間内に該当するすべてのユーザーが追加のライセンス費用を支払うことなく使用できる。このツールは、2 つのフェーズに分けて展開されるうちの最初のリリースで、C 言語および RTL からのインプリメンテーションを加速させることにフォーカスした機能を提供している。Vivado Design Suite
2012.2 は、高位合成や、System Verilog をサポートとした RTL 合成、分析的な配置配線、最先端 SDC ベース タイミング エンジンなど、全く新しいシステム - IC 間ツールを備えた高度な統合設計環境 (IDE : Integrated Design Environment) を提供する。このツールを活用することで、開発者はデザインのインプリメンテーションにおける生産性を最大 4 倍向上させることが可能になる。

■RTL からのインプリメンテーションを加速する Vivado Design Suite
今日のデザインにおけるサイズおよび複雑性が要因となり、開発者は設計時に多次元的な課題に直面し、自動デザイン クロージャを実現することが難しくなっている。Vivado Design Suite 2012.2 に採用されている配置配線技術は、密度やワイヤの全長、タイミングなど、デザインの評価に必要な値を複数かつ同時に最適化する分析技法を使用することでインプリメンテーション時間を短縮させる。複雑なデザインのケースでは、ISE Design Suite の場合と比較して 15% の性能向上が見られ、これは 1 スピード グレード分のアドバンテージとなる。中間クラスの FPGA ファミリでは 3 スピード グレード 以上のアドバンテージを実現し、ハイエンドのデバイスにおいては同等の消費電力でより高性能を実現する。さらに、プロダクト ポートフォリオのうち低コスト クラスのデバイスでもより高い性能を可能にする。

EVE 社の CEO 兼ファウンダーの Luc Burgun (ルーク バーグン) 氏は、「Vivado Design Suite のアーリー アクセス プログラムの参加企業として、ザイリンクス社が FPGA 業界に ASIC クラスのツールをもたらしたことに大変喜んでいます。最先端の配置配線アルゴリズムや高度なデザイン解析環境を備えた高性能な合成エンジンを搭載する Vivado Design Suite を使用することで、当社の生産性は大幅に向上し、Time-to-Market が短縮されました」と述べている。

■C 言語からのインプリメンテーションを加速する Vivado Design Suite
Vivado Design Suite の一般向けリリースは、Vivado 高位合成 (HLS :
High-Level Synthesis) ツールを提供しているが、これによりザイリンクスは、All Programmable 7 シリーズ FPGA および Zynq(TM)-7000 EPP SoC デバイス向けの ESL (Electronic System Level) デザインにおいてそのリーダーシップを強固にし引き続き業界をけん引していく。Vivado HLS は、ISE Design Suite DSP Edition および System Edition ユーザーには、ライセンスの保証期間内は追加の費用を支払うことなく提供される。設計者は、C、C++ または SystemC コードを RTL に合成し、複雑なアルゴリズムに対応するインプリメンテーション アーキテクチャを短時間で検証することが可能
になる。Vivado HLS ツールは、高速シミュレーション モデルを作成することで System Generator と統合することが可能で、ビデオ、画像処理、RADAR、ベースバンド無線などのアプリケーション開発を短時間で実現する。また、アルゴリズムのインプリメンテーションを加速するだけでなく、RTL のマイクロ アーキテクチャ検証により、検証時間を最大で 10,000 倍高速化しながらシステム性能の向上を実現する。

ZTE China 社の セントラル R&D データセンター CTO を務めるヘンチ リウ
(Hengqi Liu) 氏は、「当社は、FPGA デザインにおける主要なアルゴリズムおよびアーキテクチャの検証において、C 言語を使用してシステム レベル モデルの構築に努めていますが、C 言語をハードウェア記述言語へと短時間かつ効率的に変換する方法で頭を悩ませてきました。ザイリンクスの Vivado 高位合成ツールを用いることによって、主要なアルゴリズムのインプリメンテーションに C 言語を使用した後、このツールで C コードを Verilog に問題なくマッピングすることができ、この問題は効果的に解決されました。また、ザイリンクス デバイスの機能および性能の両面で検証を行った結果、Vivado 高位合成ツールは FPGA デザイン フローで非常に有益な役割を果たすことがわかりました」と述べている。

■システム インテグレーションおよびザイリンクス アライアンス プログラ

ザイリンクスは、さらなるデザインの生産性向上を実現するために、拡大しているザイリンクス アライアンス プログラムにおいて、その主要メンバー企業と協力し、IP コアの検証や利用可能なデザイン ツールを通じて ISE Design Suite および Vivado Design Suite ツールを強化している。また、Vivado Design Suite の 2 つ目のフェーズでは、Vivado IP インテグレーターの提供や、インタラクティブなデザインおよび検証環境、ザイリンクス製およびサードパーティ製、カスタマイズ IP コアを、制約やテスト ベンチ、ドキュメンテーションなど必要となるものすべてを共に利用することが容易に実現できる
Vivado IP パッケージャーを提供する予定をしているが、これらに向けてもメンバー企業と協業を続けている。

■供給体制
ISE Design Suite のライセンスが保証期間内であれば、Logic Edition および Embedded Edition のユーザーは Vivado Design Suite Edition を、ISE Design Suite DSP および System Edition のユーザーは Vivado Design Suite System Edition を追加のライセンス費用を支払うことなく利用できる。ISE Design Suite および Vivado Design Suite の最新バージョンは、japan.xilinx.com からダウンロードできる。また、Vivado Design Suite のトレーニング クラスも提供されている。

■ザイリンクスについて
ザイリンクスは、All Programmable FPGA および SoC、3D IC の世界的なリーディング プロバイダーである。業界をリードするこれらデバイスを次世代設計環境および IP と共に提供することで、プログラマブル ロジックからプログラマブル システム インテグレーションまで、幅広いユーザー ニーズに応える。詳しい情報は、japan.xilinx.com で公開している。

※ ザイリンクスの名称およびロゴ、Artix、ISE、Kintex、Spartan、Virtex、Zynq、Vivado、その他本プレスリリースに記載のブランド名は米国およびその他各国のザイリンクスの登録商標または商標です。その他すべての名称は、それぞれの所有者に帰属します。


プレスリリース提供:PRTIMES リンク

本プレスリリースは発表元企業よりご投稿いただいた情報を掲載しております。
お問い合わせにつきましては発表元企業までお願いいたします。