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大規模マルチコアプロセッサの発売に向け準備を進めるインテル - (page 2)

文:Michael Kanellos(CNET News.com) 翻訳校正:編集部2007年06月15日 17時46分
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 同じくサンディエゴで開催されたInternational Symposium on Computer Architecture(コンピュータアーキテクチャに関する国際シンポジウム)で発表されたある論文には、1個のチップ内の多様なコア間で演算タスクを分配するハードウェアスケジューラについて詳しく書かれている。このスケジューラを使用することにより、特定の演算タスクをより短時間で完了できるとBautista氏は指摘する。また、このスケジューラはいわゆる熱問題にも対処できる。仮にあるプロセッサコアが連続使用により熱を帯び始めたら、スケジューラは演算タスクを隣のコアに移すことができる。

 またIntelは、複数のマルチコアチップ間でプロセッサに組み込まれたキャッシュやメモリの共有を可能にし、データアクセスの迅速化を図る方法を模索している。現在販売されている多くのデュアルコアチップやクアドコアチップのコアはキャッシュを共有しており、コアの数が2個か4個程度なら何とか対応も可能だ。

 「(しかし)コアの数が8個や16個となると、かなり複雑になる」(Bautista氏)

 この技術では、オペレーションに優先順位をつける。Intelによると、初期の段階では、キャッシュ管理の向上により、チップの全体的な性能が10〜20%向上する傾向が見られたという。

 プログラマーたちは、キャッシュ共有技術やハードウェアスケジューリング技術を理解したり、これに対応するためにたくさんの労力をつぎ込む必要はない。これらのオペレーションは大抵、チップ自体によって処理されるため表面化しないのである。

 また熱の問題も解決する必要がある。現在、I/Oシステムが1テラビット/秒のデータ転送を行うのにおよそ10ワットの電力を要する。Intelによると、同社の研究所は、14ミリワットで5ギガビット/秒、75ミリワットで15ギガビット/秒のデータ転送が可能な低電力I/Oシステムを開発したという。6月に日本で開催されたVLSI Circuits Symposiumで、この問題の概要が記された論文が発表された。

 低電力のI/Oシステムは、チップ間の連絡だけでなくコア間の通信にも必要となる。

 「電力効率の向上は必要不可欠だ」と語るのは、同社のフェローで、I/Oリサーチ部門のディレクターを務めるRandy Mooney氏だ。

 Intelの幹部らは、およそ5年以内に大量のコアを搭載したマルチコアチップを発売したいと述べてきた。しかし、同社には発売までにやるべき多くの作業が残っている。例えば、同社の広報担当によると、同社は現時点で、x86コアを搭載した大規模なマルチコアチップすら完成していないという。

 このようなマルチコアチップでは「Through-Silicon Via(TSVs)」と呼ばれる技術が使われると幹部らは述べる。この技術では、帯域を増やすため、外部メモリとプロセッサをたくさんの微細なワイヤで接続する。

この記事は海外CNET Networks発のニュースを編集部が日本向けに編集したものです。海外CNET Networksの記事へ

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