IBMとAMD、チップの消費電力をさらに削減--新製造技術を発表へ

　半導体製造技術の開発で提携しているIBMとAdvanced Micro Devices（AMD）は、今週開催されるプロセッサ関連のイベントで、65ナノメートルチップの消費電力削減手法に関する2つの論文を発表する。

　AMDとIBMが新たに開発したのは、チップ内部のシリコンレイヤを引っ張る2つの製造技術で、これによりレイヤがより均一になり、剛性も増して、電子の移動速度が速くなる。そのため、既存モデルよりも高性能なチップや、性能を同レベルに維持したまま消費電力を抑えられるチップを設計できるようになる。

　「埋込みシリコンゲルマニウム」と呼ばれる技術では、Pチャネルトランジスタ周辺に溝を切り、そこにシリコンゲルマニウムを注入する。一方、「ストレスメモライゼーション」と呼ばれるものは、Nチャネルトランジスタに適用される。PチャネルおよびNチャネルはトランジスタの2つのタイプで、Pチャネルトランジスタは正の電荷を有して正孔とも呼ばれ、Nチャネルは負の電荷を有する。エンジニアは、Pチャネルトランジスタを引っ張ることで原子の密度を高めたいと考えており、一方のNチャネルではその逆を狙っている。

　両社はすでに、DSL/SOI（デュアルストレスライナー／絶縁体上形成シリコン膜）という引っ張り技術を導入している。OpteronプロセッサやCellチップには、これらのテクニックがすべて採用されることになる。

　IntelはSOI（絶縁体上形成シリコン膜）をサポートしていないが、ゲルマニウムやDSLと同様の技術をすでに自社製チップの製造に採用している。どの会社がリードしていて、どの技術が優れているのかについては、IntelとAMD-IBM連合の間で今も議論が続いている。

　AMD-IBMのプロセスに導入される引っ張り技術の組み合わせは、この技術を導入していないチップと比較した場合、消費電力を40％も削減できる。これらの技術を採用していないチップは消費電力の多さのせいで売り込むのが難しい。

　AMDは、過去にもAmberWaveとの提携により自社製チップへの「Strained Silicon」技術導入を試みたことがある。だが、製造関連の問題に遭遇したAMDは、のちにこの提携を解消した。

　AMDの技術開発担当バイスプレジデントNick Keplerによると、新しいシリコンゲルマニウム技術は前回の技術に比べ、ゲルマニウムの使用量が大幅に少なく、製造がもっと簡単になるという。

　「シリコンゲルマニウムの方がプロセスへの導入が難しい」（Kepler）

　AMDは、2006年後半から65ナノメートルプロセスで製造したチップの投入を開始する。なお、IntelとTexas Instruments（TI）では、今年末から65ナノメートルチップの大量生産を開始することになっている。