東芝、45nmシステムLSI実現に向けた要素技術を開発

　東芝は、45nmプロセスのシステムLSIを実現するための要素技術として、漏れ電流の少ない金属酸化物半導体型電界効果トランジスタ（MOSFET）と多層配線技術を開発した。同社が6月16日に明らかにしたもの。同社は、すでに両技術をハワイ州ホノルルで開催中（6月15日〜19日）のVLSI Symposiaで発表している。

　システムLSIは、高機能化と高性能化の要求に対応するために微細化が必要とされる。しかし、微細化の世代が進むにつれ、動作周波数向上と消費電力低減の両立が難しくなるという。「動作時の消費電力低減には電源電圧の低電圧化が必要だが、それに伴うしきい値電圧の低減とゲート酸化膜の薄膜化によって漏れ電流が増える。その結果、待機時消費電力が増え、全体として消費電力の低減が難しい」（同社）

　同社は、新しいゲート酸化膜技術を用いて酸化膜の最適化を行うことで、漏れ電流を抑えつつ高い性能を持つMOSFETを開発したとしている。具体的には、従来の酸窒化シリコン（SiON）膜に比べ漏れ電流を1.5ケタ減らし、実効的なゲート絶縁酸化膜（EOT）を1.0nm以下とした。現時点でのこのMOSFETの性能は、オフ漏れ電流50nA／ミクロンに対してオン電流はNMOSFETで820μA／ミクロン、PMOSFETで300μA／ミクロン。

　さらに、同社は、多機能／高性能を45nmプロセス世代のシステムLSI実現に必要な多層配線技術として、動作周波数と消費電力の観点から配線パラメータを最適化する手法を確立した。その結果、システムの集積度を高めるために最も重要な最下層の1st. Metalのピッチが、65nm世代に対し72％微細化し130nmとなった。

　なお、45nmプロセス世代のシステムLSIについては、メモリ混載技術や性能向上に向けた開発を現在ソニーグループと共同で開発している。

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