富士通、トランジスタのばらつきまで考慮して遅延解析できるLSI設計環境を提供

　富士通は7月21日、LSI回路内の信号のタイミングを統計的に解析できる新しいLSI設計環境を発表した。ASICおよびCOT（ユーザー企業が設計、開発したLSIを製造すること）の設計企業に対して、90nmノードと65nmノード向け環境を10月より順次提供していく。

　従来の信号遅延解析について、富士通は「（LSIを構成する）トランジスタの製造上のばらつきを考慮しないため、回路の遅延を過大に見積もってしまう問題があった」と説明する。それに対し、今回のLSI設計環境は、トランジスタの製造ばらつきにより生じる回路全体の信号遅延のばらつきを、より正確に見積もれるという。その結果、富士通では「LSI設計におけるタイミング最適化作業にかかる期間を、従来に比べて最大30％短縮できる」としている。

　富士通は、新LSI設計環境を同社のリファレンスデザインフローに組み込んで提供する。従来のLSI設計と同じ設計フローで統計的な遅延解析が行えることから、設計者は新しい設計フローやツールの使い方を覚える必要がない。

　なお、このLSI設計環境には、富士通ヴィエルエスアイと富士通研究所が共同で開発した統計的遅延解析手法を組み込んだ。また、トランジスタの統計的なばらつき情報を抽出するために、米Anova Solutionsの「Anova Suite」を使用している。