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インテル、次世代チップに改良版ストレインドシリコン採用--省電力化図る

2004/08/31 11:52
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 Intelは改良されたストレインドシリコン技術や、他の回路への電力供給をブロックするトランジスタを採用するなどして、次世代チップにおける消費電力のさらなる削減を図る。

 Intelは、2005年にスタートする65ナノメートル製造プロセスにこれまでと異なる技術をいくつか取り入れると、Intelのシニアフェローでプロセッサアーキテクチャ/統合担当ディレクターのMark Bohrは述べている。65ナノメートルプロセスではすでに、SRAMチップが実験的に生産されている。

 65ナノメートルプロセスで生産される回路は、チップ設計者の狙いに応じて、高い性能を呈したり、消費電力をカットしたり、その両方を実現したりすることが可能だ。だがIntelは明らかに、エネルギーの節約に重点を置いている。(65ナノメートルとは、チップのコンポーネントの平均サイズを表している。1ナノメートルは10億分の1メートルのこと)

 ストレインドシリコンの改良バージョンでは、非ストレインドのチップに比べ約30%性能が向上するだけでなく、偶発的な漏電が約4倍防止できるという。ストレインドシリコンは、Intelの90ナノメートルチップで初めて登場した技術だ。

 「Intelはストレインドシリコン技術で、少なくとも1世代分抜きんでている」(Bohr)

 競合するIBMやAdvanced Micro Devices(AMD)らも、チップにストレインドシリコン技術を導入し始めている。

 チップ上のトランジスタの数は2年ごとに倍増する、というムーアの法則の核心は、トランジスタやトランジスタコンポーネントのサイズが年々縮小するということだ。一般的に、トランジスタは小さいほうが高速(電子が移動する距離が短い)なので、小型で安価で高性能かつエネルギー効率のよいチップとなる。実験生産中のSRAMチップにある1000万個のトランジスタは、ボールペンの先ほどの面積に乗るサイズだ。

 しかしながらムーアの法則に30年以上も厳しく従ってきた結果、チップは極度に密集してしまい、設計が難しくなって生産コストも上がり、スケジュール通りのリリースが困難になり、放出熱の割合が高くなってしまった。

 「サイズが縮小するにしたがって、困難が増してきた」(Bohr)

 65ナノメートルチップでは、ゲートオキサイド層の長さが短くなって性能が向上するが、ゲートオキサイド層の厚さは維持される。通常オキサイド層は、製造プロセスが移行すると薄くなる。しかし厚みを同じにすることで、キャパシタンス(素材に蓄えられるエネルギー量)が20%減るため、それだけ漏電の可能性が減ることになる。

 また、65ナノメートルプロセスで生産されるチップには、他のトランジスタブロックへの電力供給を遮断するスリープトランジスタが含まれる。

 Bohrは、スリープトランジスタによって節約できる具体的な消費電力量は示さなかったが、アクティブな消費電力と漏電の両方をかなり節約できる見込みだ。

 「漏電の防止に関しては大幅に改良された」(Bohr)

 65ナノメートルプロセスによる最初のチップは2005年末にオレゴン州で生産される予定で、その後アリゾナ州とアイルランドでも生産が開始されるとBohrは述べている。90ナノメートルから65ナノメートルへの製造プロセスの移行は、130ナノメートルから90ナノメートルへの移行のときほど面倒にはならないだろう、とBohrは付け加えた。130ナノメートルから90ナノメートルへの移行時には、基盤のシリコンに多くの変更箇所があった。

 しかしこれまでの歴史をみると、製造プロセスの移行は予想よりも時間がかかるようだ。チップ設計者らは消費電力の節約よりも性能の向上を好むことが多い。

 「Intelは回路設計者らに、消費電力を制御するツールを多数提供している。しかし、彼らがこうした技術をどのように使うかはまだ分からない」とInsight 64のアナリストNathan Brookwoodは述べている。

 また製造プロセスの移行の間隔は、徐々に2年毎から3年毎へと伸びていくと見られている。多くの人々が、2007年に予定されている45ナノメートルへの移行は特に困難だと予想している。これはチップメーカーらがトランジスタゲートやゲートオキサイド層の材質を変更せざるを得なくなる可能性が高いためだ。ムーアの法則に従うトランジスタエレメントの縮小は、2021年前後に限界に達すると予想されている。

この記事は海外CNET Networks発のニュースをCNET Japanが日本向けに編集したものです。

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